内容简介 本书以Xilinx公司（目前已被AMD公司收购）的7系列FPGA、UltraScale/UltraScale+FPGA和Versal ACAP内部架构为基础，介绍与之匹配的RTL代码的风格（采用VHDL语言）和基于Vivado的设计分析方法。全书共10章，包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法，也包含扇出和布线拥塞的优化方法。 本书可供电子工程领域的本科生和研究生学习参考，也可供FPGA工程师和自学者参考使用。 作者简介 高亚军，FPGA技术分享者，设计优化和时序收敛专家，Vivado工具使用专家，数字信号处理专家，现任Xilinx资深战略应用工程师，多年来使用Xilinx FPGA实现数字信号处理算法，对Xilinx FPGA器件架构、开发工具Vivado/Vitis HLS/Model Composer及其设计理念有深厚的理论和实战经验。 主要著作： • 2011年出版《基于FPGA的数字信号处理》 • 2012年发布网络视频课程《Vivado入门与提高》 • 2015年出版《基于FPGA的数字信号处理（第2版）》 • 2016年出版《Vivado从此开始（基础篇）》 • 2016年发布网络视频课程《跟Xilinx SAE学HLS》 • 2020年出版《Vivado从此开始（进阶篇）》 • 2021年出版《Vivado/Tcl零基础入门与案例实战》 • 2018年创建FPGA技术分享公众号：FPGA技术驿站。每周更新一篇原创文章，累计发表原创文章370余篇，获得大量粉丝的认可和赞誉。 前言 设计收敛是FPGA工程师面临的一个重要课题：既要保证功耗收敛，又要保证时序收敛。两者均与设计自身有很大关系。笔者在多年的工程实践和技术支持过程中发现，很多设计未能收敛都与代码风格或对Vivado工具的理解有很大…